2026-07-02
Создание собственной интегральной схемы (ИС) или, как часто говорят в индустрии, «построить микросхему» с нуля — это задача, которая еще десять лет назад казалась доступной только гигантам вроде Intel, TSMC или Samsung. Однако сегодня ландшафт изменился. Появление открытых стандартов, таких как RISC-V, и развитие сервисов многопроектных запусков (MPW — Multi-Project Wafer) позволили инженерам-энтузиастам, стартапам и исследователям получить доступ к кремниевым фабрикам по цене, сопоставимой со стоимостью хорошего ноутбука. Если вы задались вопросом, как построить микросхему, это руководство даст вам четкую дорожную карту, основанную на реальном опыте разработки промышленных контроллеров и потребительской электроники.
В нашей практике работы с B2B-клиентами из России и стран СНГ мы часто сталкиваемся с заблуждением, что проектирование чипа требует миллионов долларов инвестиций. Это не так для современных узлов процессов 180 нм или 130 нм, которые остаются крайне востребованными в автомобильной промышленности, энергетике и IoT-устройствах. Ключ к успеху лежит не в бюджете, а в понимании полного цикла: от архитектурного решения до физической верификации, упаковки и последующего тестирования готового изделия. В этой статье мы разберем каждый этап, избегая излишней академичности и фокусируясь на практических шагах, которые позволят вам создать работающее устройство.
Прежде чем открывать САПР (систему автоматизированного проектирования), необходимо четко определить, какую проблему будет решать ваша микросхема. Ошибка на этом этапе стоит дороже всего, так как переделка маски на поздних стадиях невозможна без огромных финансовых потерь. Мы рекомендуем начать с определения функциональных требований. Вам нужен микроконтроллер? Аналоговый датчик? Силовой ключ? Или, возможно, специализированный ускоритель нейронных сетей (NPU)?
Для новичков критически важно выбрать правильный технологический узел (process node). Не гонитесь за 7 нм или 5 нм. Эти процессы требуют колоссальных затрат на литографию и проверку DRC (Design Rule Check). Для большинства задач, где нужно построить микросхему впервые, идеально подходят зрелые узлы: 180 нм, 130 нм или 90 нм. Почему? Во-первых, стоимость масок для этих узлов значительно ниже. Во-вторых, библиотеки стандартных ячеек (Standard Cell Libraries) для них хорошо отлажены и доступны в открытом доступе или через недорогие лицензии. В-третьих, эти процессы обладают высокой надежностью и устойчивостью к радиации и экстремальным температурам, что делает их предпочтительными для промышленного сектора.
Рассмотрим пример из нашей практики. Один из наших клиентов, производитель систем умного учета электроэнергии, пытался сразу перейти на 65 нм, чтобы уменьшить размер чипа. В результате они столкнулись с проблемами утечек тока и сложностями в разводке питания, что затянуло проект на 8 месяцев. Когда мы помогли им пересмотреть архитектуру и перейти на 180 нм, площадь кристалла увеличилась всего на 15%, но время выхода на рынок сократилось вдвое, а yield (процент годных чипов) составил более 98%. Этот кейс учит нас: оптимальная технология — это не самая передовая, а та, которая лучше всего соответствует вашим требованиям по мощности, стоимости и времени разработки.
На этом этапе вы также должны решить, будете ли вы использовать готовое процессорное ядро или разрабатывать свое. Использование открытого ядра RISC-V является стандартом де-факто для новичков. Оно позволяет сосредоточиться на периферии и специфике приложения, не тратя ресурсы на разработку самого процессора. Убедитесь, что выбранное ядро имеет подтвержденную совместимость с выбранным технологическим узлом.
Выбор программного обеспечения для проектирования электроники (EDA) определяет скорость вашей работы и качество результата. Исторически рынок монополизировали такие гиганты, как Cadence, Synopsys и Siemens EDA. Их инструменты мощны, но лицензии стоят десятки тысяч долларов в год, что неподъемно для большинства стартапов и индивидуальных разработчиков. К счастью, экосистема открытого ПО сделала огромный скачок вперед.
Для тех, кто хочет построить микросхему с минимальными затратами, мы рекомендуем следующий стек технологий:
Важно отметить, что переход на открытые инструменты требует изменения мышления. В коммерческих САПР многие проверки выполняются «магическим» образом внутри черного ящика. В OpenSource-стеке вы должны понимать, что происходит на каждом этапе конвейера. Это требует большего обучения, но дает полный контроль над процессом. Мы видели случаи, когда команды пытались использовать пиратские версии коммерческого ПО, что приводило к юридическим рискам и отсутствию технической поддержки при возникновении багов в инструментах. Легальный открытый стек лишен этих недостатков.
Установите эти инструменты на машину с Linux (предпочтительно Ubuntu или CentOS), так как большинство EDA-инструментов изначально разрабатываются под Unix-подобные системы. Работа в Windows возможна через виртуальные машины или WSL2, но может вызывать проблемы с производительностью при обработке больших объемов данных.
RTL (Register Transfer Level) — это уровень абстракции, на котором описывается поведение цифровых схем. Здесь вы пишете код на Verilog, описывая, как данные перемещаются между регистрами и как преобразуются комбинационной логикой. Это сердце вашего проекта. Качество вашего RTL-кода напрямую влияет на частоту, энергопотребление и площадь будущего чипа.
Начните с модульного дизайна. Разбейте вашу микросхему на небольшие блоки: модуль UART, модуль SPI, блок управления памятью, само ядро процессора. Каждый модуль должен быть разработан и протестирован отдельно. Это принцип «разделяй и властвуй». Если вы попытаетесь написать весь код одним файлом, отладка станет кошмаром. Для каждого модуля напишите тестбенч (testbench) — специальную программу, которая подает различные входные сигналы на ваш модуль и проверяет выходные сигналы на соответствие ожидаемым.
Особое внимание уделите синхронизации. Одна из самых частых ошибок новичков — нарушение времени установки и удержания сигнала (setup and hold time). Если сигнал меняется слишком близко к фронту тактового импульса, триггер может перейти в метастабильное состояние, что приведет к непредсказуемому поведению чипа. Используйте статический анализ временных параметров (Static Timing Analysis — STA) на ранних этапах. Инструмент OpenSTA, входящий в состав OpenLane, поможет вам выявить такие нарушения.
Верификация должна занимать не менее 60-70% времени всего проекта. Это звучит парадоксально для новичков, которые хотят быстрее увидеть результат, но именно тщательная проверка спасает от дорогостоящих ошибок. Мы используем правило: «Если это не протестировано, значит, это не работает». Покрытие кода тестами (code coverage) должно стремиться к 100% для критических путей. Используйте формальную верификацию для небольших, но критически важных блоков, таких как арбитры шины или FIFO-буферы. Формальные методы математически доказывают корректность алгоритма, исключая человеческий фактор при написании тестов.
Помните о ресурсах. Каждый дополнительный регистр или логический элемент занимает место на кристалле. Оптимизируйте код, удаляйте неиспользуемые сигналы и упрощайте логику там, где это возможно. Однако не жертвуйте читаемостью кода ради экономии нескольких транзисторов на ранних этапах — оптимизацию лучше доверить синтезатору, предоставив ему чистый и понятный код.
После того как RTL-код проверен и синтезирован в гейт-нетлист (список логических элементов и связей между ними), начинается этап физического проектирования. Здесь абстрактная логика превращается в геометрические фигуры на кремнии. Этот процесс включает в себя размещение элементов (Placement) и трассировку соединений (Routing).
Размещение элементов — это задача упаковки тысяч или миллионов транзисторов на ограниченной площади так, чтобы минимизировать длину соединений и обеспечить равномерное распределение плотности. Плохое размещение приводит к длинным проводам, что увеличивает задержки сигналов и потребляемую мощность. Современные инструменты, такие как OpenROAD (часть OpenLane), используют сложные алгоритмы для оптимизации этого процесса. Однако вам может потребоваться ручное вмешательство. Например, аналоговые блоки или pads (контактные площадки) часто нужно размещать вручную в соответствии с требованиями топологии.
Трассировка — самый ресурсоемкий этап. Инструмент должен проложить металлические дорожки между всеми контактами, соблюдая строгие правила фабрики (DRC). Эти правила определяют минимальную ширину линии, минимальное расстояние между линиями, количество контактов via и другие параметры. Нарушение DRC означает, что фабрика откажется производить ваш чип или он будет бракованным.
Критический аспект физического проектирования — распределение питания (Power Distribution Network — PDN). Микросхема потребляет ток, и этот ток должен равномерно доставляться ко всем элементам. Если шины питания слишком тонкие, возникнет падение напряжения (IR-drop), и часть логики перестанет работать корректно. Мы рекомендуем создавать сетку питания (power grid) на верхних металлических слоях, которые имеют меньшее сопротивление, и соединять её с нижними слоями через множество переходных отверстий. Анализ IR-drop должен проводиться обязательно. Игнорирование этого этапа — распространенная причина того, что чип работает на симуляции, но «умирает» в реальности.
Также на этом этапе добавляются fillers (заполнители) и decap cells (развязывающие конденсаторы). Fillers заполняют пустые пространства между стандартными ячейками, обеспечивая непрерывность подложек и well-тапов. Decap cells помогают стабилизировать питание в моменты переключения логики, сглаживая пики потребления тока. Без них шум на шине питания может вызвать ложные срабатывания.
Перед отправкой дизайна на фабрику необходимо пройти две обязательные проверки: DRC (Design Rule Check) и LVS (Layout Versus Schematic). Это фильтр, который отделяет работоспособные проекты от брака.
DRC (Проверка проектных норм) гарантирует, что ваша топология соответствует технологическим возможностям фабрики. Правила DRC зависят от конкретного производителя (foundry). Например, для процесса 180 нм минимальная ширина металлической дорожки может составлять 0.3 мкм, а минимальный зазор — 0.3 мкм. Если вы нарушите эти правила, фотолитография не сможет точно воспроизвести рисунок, что приведет к короткому замыканию или обрыву цепи. Инструменты проверки DRC сканируют весь layout и выдают список ошибок. Ваша задача — исправить каждую из них. Нулевое количество ошибок DRC — обязательное условие для принятия файла на производство.
LVS (Сравнение топологии со схемой) проверяет, соответствует ли нарисованная геометрия (layout) той логической схеме (schematic/netlist), которую вы спроектировали на этапе RTL. LVS убеждается, что все транзисторы соединены правильно, нет лишних соединений и не забыты какие-либо контакты. Часто бывает, что DRC проходит чисто, но LVS выявляет ошибку: например, контакт был смещен на нанометр и не соединился с нужным слоем металла. Такая ошибка незаметна глазу, но фатальна для функциональности.
В нашей практике был случай, когда команда пропустила ошибку LVS в цепях заземления аналогового блока. Чип был произведен, но уровень шума на выходе был в 10 раз выше нормы. Исправление ошибки потребовало нового запуска, что стоило компании $15,000 и двух месяцев времени. Всегда запускайте LVS после каждого значительного изменения в топологии. Не полагайтесь на то, что «автоматика все сделает правильно». Человеческий контроль интерпретации результатов LVS остается незаменимым.
Помимо DRC и LVS, рекомендуется провести ERC (Electrical Rule Check) — проверку электрических правил, которая выявляет короткие замыкания питания на землю, плавающие затворы транзисторов и другие электрические аномалии. Комплексное прохождение всех трех проверок (DRC, LVS, ERC) является стандартом качества в индустрии.
Когда все проверки пройдены, генерируется финальный файл в формате GDSII. Этот файл содержит всю геометрическую информацию о слоях чипа. Процесс отправки этого файла на фабрику называется Tape-out. Для новичков наиболее доступным путем является участие в программе MPW (Multi-Project Wafer).
MPW позволяет объединить дизайны десятков различных проектов на одной кремниевой пластине (wafer). Поскольку стоимость изготовления масок и обработки пластины делится между всеми участниками, цена за один чип снижается в сотни раз. Основные игроки на рынке MPW для открытых проектов — это Efabless (программа CHIPIgnite/CHIPForge) и различные сервисы от европейских и азиатских фаундри, такие как GlobalFoundries, TSMC или SMIC, часто выступающих через посредников.
При выборе программы MPW обратите внимание на следующие параметры:
Стоимость участия в MPW может варьироваться от $500 до $5000 в зависимости от площади чипа и выбранного сервиса. Для сравнения, полный индивидуальный запуск (full mask set) для узла 180 нм может стоить от $50,000 до $100,000 только за маски, не считая производства пластин. Поэтому MPW — это единственный разумный путь для первого проекта.
После получения чипов наступает этап тестирования на реальной плате. Вам потребуется разработать печатную плату (PCB) для вашего чипа. Будьте готовы к тому, что первый образец может не заработать с первого раза. Это нормально. Инженеры называют это «принесением жертвы богам кремния». Важно иметь на плате точки для зондирования (test points), чтобы можно было подключить осциллограф и логический анализатор и понять, где именно произошел сбой.
Помимо технических сложностей, важно понимать экономику процесса. Когда вы планируете построить микросхему, вы должны учитывать не только стоимость производства, но и логистику, таможенные пошлины и сертификацию. Для рынка России и стран ЕАЭС критически важно наличие сертификата соответствия ГОСТ Р или декларации соответствия ТР ТС (Технический регламент Таможенного союза).
Если вы планируете серийное производство после успешного прототипа, вам нужно найти надежного партнера по сборке и тестированию (OSAT — Outsourced Semiconductor Assembly and Test). Многие фаундри предлагают только производство пластин, а упаковку и тестирование нужно заказывать отдельно. Координация этих процессов требует опыта. Ошибки в спецификациях на тестирование могут привести к тому, что бракованные чипы попадут к клиенту, что нанесет непоправимый ущерб репутации.
Здесь особенно важно подчеркнуть роль качественного испытательного оборудования. Как показывает опыт лидеров отрасли, таких как ООО «Шанхай Цзыи Контрольно-измерительные технологии», надежность конечного продукта зависит не только от дизайна чипа, но и от точности его функциональной проверки. Компания «Шанхай Цзыи», базирующаяся в инновационном коридоре G60 города Шанхай, с 2012 года специализируется на создании комплексных решений для интеллектуального производства, включая полупроводниковую и автомобильную промышленность. Их подход, объединяющий НИОКР, производство и сервис, демонстрирует, насколько важна вертикальная интеграция для обеспечения качества.
В частности, для производителей электромеханических систем и компонентов, использующих разработанные вами микросхемы (например, в системах управления двигателями EPS или новых энергетических транспортных средствах), критически важны высокоточные стенды для функциональных испытаний. Опыт «Шанхай Цзыи» в разработке автоматических сборочных линий и испытательных стендов (таких как модели H08041T или H08082H для измерения моментов и характеристик приводов) показывает, что строгий контроль параметров на этапе сборки и тестирования позволяет выявить дефекты, которые невозможно обнаружить на этапе симуляции. Более 100 реализованных проектов и сотрудничество с ведущими мировыми производителями подтверждают: инвестиция в качественное тестовое оборудование и партнерство с проверенными поставщиками решений для сборки (как «Шанхай Цзыи») снижает риски брака и ускоряет выход на рынок.
Мы рекомендуем заключать договоры с поставщиками, которые берут на себя полную ответственность за цикл «кремний-корпус-тест». Это упрощает логистику и снижает риски. Также учитывайте сроки поставки компонентов для обвязки чипа. Глобальный дефицит полупроводников, наблюдавшийся в 2021-2023 годах, показал, что цепочки поставок хрупки. Имейте альтернативных поставщиков пассивных компонентов и разъёмов.
| Параметр | MPW (Прототип) | Full Mask (Серия) |
|---|---|---|
| Стоимость старта | $500 – $5,000 | $50,000 – $150,000+ |
| Время выполнения | 3-6 месяцев | 6-9 месяцев |
| Минимальный тираж | 10-50 шт. | 1000+ шт. |
| Гибкость изменений | Невозможна после tape-out | Требует новых масок ($$$) |
| Риск | Низкий финансовый | Высокий финансовый |
Данные в таблице являются ориентировочными для узлов 180-130 нм на 2025-2026 годы. Цены могут варьироваться в зависимости от геополитической ситуации и загрузки фабрик.
При наличии базовых знаний в цифровой электронике и полном рабочем дне, посвященном проекту, первый успешный tape-out возможен за 4-6 месяцев. Из них около 2 месяцев уходит на изучение инструментов и архитектуры, 2 месяца на проектирование и верификацию RTL, и 1-2 месяца на физическое проектирование и проверки. Однако, если вы совмещаете это с основной работой, срок может растянуться до года. Не торопитесь: качественная верификация сэкономит вам месяцы на отладке железа.
Вам потребуются: знание языка Verilog или VHDL, понимание основ цифровой схемотехники (триггеры, мультиплексоры, конечные автоматы), навыки работы в Linux, базовое понимание физики полупроводников (для понимания DRC) и умение читать техническую документацию на английском языке. Знание аналоговой электроники необходимо, если вы планируете смешанные сигналы, но для чисто цифрового чипа можно обойтись минимумом.
Да, абсолютно. Многие успешные стартапы начинали с MPW-запусков. Главное — убедиться, что вы соблюдаете лицензионные требования использованных IP-ядер (например, RISC-V ядра могут иметь разные лицензии: некоторые разрешают коммерческое использование бесплатно, другие требуют отчислений). Также необходимо оформить патенты на уникальные архитектурные решения, если они есть, и пройти сертификацию продукции для целевого рынка.
Не паникуйте. Это часть процесса. Начните с проверки питания: убедитесь, что токи потребления соответствуют ожиданиям. Если ток нулевой — возможно, обрыв цепи. Если ток огромный — короткое замыкание. Используйте логический анализатор для проверки интерфейсов связи (JTAG, UART). Сравните реальное поведение с результатами пост-симуляции (simulation with back-annotation), которая учитывает задержки реальных проводов. Часто проблема кроется в неверной инициализации регистров или ошибке в тестовой плате, а не в самом чипе.
Задача построить микросхему больше не является недоступной мечтой. Благодаря открытым инструментам, сообществу энтузиастов и доступным производственным сервисам, у вас есть все возможности создать собственное кремниевое изделие. Этот путь требует терпения, внимательности к деталям и готовности учиться на ошибках. Но результат — работающий чип, созданный вашими руками, — стоит затраченных усилий.
Начните с малого: скачайте OpenLane, пройдите обучающий курс по Verilog, создайте простой счетчик и отправьте его на бесплатный или льготный MPW-запуск. Каждый большой процессор начинался с простого транзистора. В нашей компании мы готовы поддержать ваши начинания, предоставив консультации по выбору компонентов, помощи в интеграции ваших решений в промышленные продукты, а также рекомендации по партнерам в области тестирования и сборки, таким как ООО «Шанхай Цзыи», чей опыт в обеспечении качества электромеханических систем может быть полезен при масштабировании вашего проекта. Мы понимаем специфику рынка и знаем, как помочь вашему проекту перейти от прототипа к массовому производству.
Не откладывайте обучение на потом. Технологии развиваются быстро, и спрос на квалифицированных инженеров-проектировщиков ИС растет с каждым годом. Освоив этот навык, вы получите конкурентное преимущество на глобальном рынке высоких технологий.
Руководство по проектированию встраиваемых систем
Услуги по контрактному производству электроники
Свяжитесь с нами сегодня, чтобы обсудить ваш проект и получить профессиональную оценку технической реализуемости вашей идеи.
