2026-07-10
Проектирование интегральной схемы (ИС) — это не просто рисование транзисторов, а сложный инженерный процесс, где ошибка на раннем этапе может стоить миллионы долларов и месяцев задержки выхода продукта на рынок. Когда инженеры ставят задачу построить микросхему: этапы проектирования становятся критическим путем, определяющим успех всего предприятия. В нашей практике мы видели, как компании пытались сэкономить на верификации или пренебрегали правилами DFM (Design for Manufacturing), что приводило к полному браку первой партии кремниевых пластин.
Эта статья написана для технических директоров, ведущих инженеров-проектировщиков и специалистов по закупкам в сфере микроэлектроники, которые хотят понять реальный цикл создания чипа. Мы не будем использовать абстрактные теории. Вместо этого мы разберем практические шаги, основанные на опыте разработки ASIC и SoC решений для промышленных и автомобильных применений. Вы узнаете, почему симуляция не гарантирует работу устройства, как выбрать правильный технологический узел и какие документы необходимы для передачи дизайна на фабрику (foundry).
Если вы планируете заказывать разработку заказной (custom) микросхемы или интегрировать готовые IP-блоки, понимание этих этапов поможет вам контролировать бюджет и сроки. Мы рассмотрим весь цикл: от спецификации требований до финального тестирования готового кристалла.
Любой проект начинается не с кода на Verilog или VHDL, а с четкого документа технических требований (Technical Specification). На этом этапе определяется, что именно должна делать микросхема, в каких условиях она будет работать и каковы ограничения по энергопотреблению, площади и стоимости. Ошибка здесь фатальна: если вы неправильно интерпретировали требования клиента, все последующие этапы будут бесполезны.
В нашей команде мы используем подход “сверху вниз”. Сначала определяется системная архитектура. Инженеры решают, какие функции будут реализованы аппаратно, а какие — программно. Например, для высокоскоростной обработки сигналов часто выделяют отдельные блоки DSP (цифровой сигнальный процессор), тогда как управление логикой может быть возложено на микроконтроллерное ядро.
Мы часто сталкиваемся с ситуацией, когда заказчик хочет “максимальной производительности при минимальном бюджете”. Это физически невозможно без компромиссов. На этапе архитектуры мы проводим анализ компромиссов (trade-off). Например, увеличение тактовой частоты на 20% может потребовать перехода на более дорогой технологический узел (например, с 28 нм на 14 нм), что увеличит стоимость фотошаблонов (масок) в 3-5 раз.
Практический совет: Зафиксируйте спецификацию в виде подписанного документа перед началом RTL-кодирования. Любые изменения после этого этапа должны проходить через процедуру Change Request (запрос на изменение) с оценкой влияния на сроки и бюджет.
После утверждения архитектуры начинается этап RTL-проектирования. Инженеры пишут код на языках описания аппаратуры (HDL), таких как Verilog, SystemVerilog или VHDL. Этот код описывает поведение цифровых схем на уровне потоков данных между регистрами. Цель этого этапа — создать функциональную модель, которая точно соответствует спецификации.
Качество RTL-кода критически важно для всех последующих этапов. Плохо написанный код трудно верифицировать, сложно синтезировать, и он часто содержит скрытые ошибки, которые проявляются только на кремнии. В нашей практике мы придерживаемся строгих правил оформления кода (Coding Style Guidelines), которые включают правила именования сигналов, структуру модулей и использование неблокирующих присваиваний.
Один из наших клиентов столкнулся с серьезной проблемой из-за игнорирования правил CDC. Их чип работал идеально в симуляции, но в реальном устройстве данные терялись при передаче из быстрого домена в медленный. Исправление этой ошибки потребовало переработки 30% логики и задержало проект на два месяца. Чтобы избежать этого, мы используем статические анализаторы CDC на ранних стадиях RTL-разработки.
На этом же этапе начинается разработка тестбенчей (testbenches) для функциональной верификации. Чем раньше начато тестирование, тем дешевле исправлять ошибки. Мы рекомендуем использовать методологию UVM (Universal Verification Methodology) для сложных SoC, так как она обеспечивает масштабируемость и повторное использование компонентов проверки.
Действие: Проведите ревью кода (Code Review) с участием старших инженеров до передачи дизайна на синтез. Автоматические инструменты не заменят человеческого опыта в оценке архитектурных решений.
Верификация занимает до 70% времени всего цикла проектирования современной микросхемы. Цель этого этапа — доказать, что дизайн работает правильно во всех возможных сценариях, включая граничные условия и ошибочные ситуации. Просто “прогнать несколько тестов” недостаточно. Необходимо достичь высокого уровня покрытия (coverage).
Мы используем гибридный подход: динамическую симуляцию для детальной проверки логики и формальную верификацию (Formal Verification) для математического доказательства корректности критических блоков, таких как арбитры шин или FIFO-буферы. Формальная верификация особенно полезна для поиска сложных ошибок состояния (state machine bugs), которые трудно воспроизвести в обычной симуляции.
Важным аспектом является эмуляция на FPGA. Перед отправкой дизайна в foundry мы часто загружаем RTL-код в ПЛИС (FPGA) для тестирования в реальном времени с реальными периферийными устройствами. Это позволяет выявить проблемы синхронизации и интерфейсов, которые не видны в программной симуляции из-за ее низкой скорости.
Источник: Accellera Systems Initiative предоставляет стандарты для верификации, которые мы настоятельно рекомендуем изучить командам QA.
Предупреждение: Не полагайтесь только на симуляцию. Реальные физические эффекты, такие как задержки распространения сигнала и шум питания, не моделируются на этапе функциональной верификации. Для этого нужны последующие этапы STA и IR-drop анализа.
Логический синтез — это процесс преобразования абстрактного RTL-кода в конкретную схему из логических элементов (вентилей) выбранной технологической библиотеки (Standard Cell Library). Результатом синтеза является нетлист (netlist) — список соединений между элементами. На этом этапе абстракция встречается с физической реальностью полупроводникового процесса.
Инженеры используют инструменты синтеза (например, Design Compiler от Synopsys или Genus от Cadence) для оптимизации дизайна по трем основным параметрам: площадь (Area), скорость (Timing) и мощность (Power). Эти параметры взаимосвязаны, и улучшение одного часто ухудшает другие. Задача инженера — найти оптимальный баланс в соответствии с требованиями спецификации.
Частая ошибка новичков — игнорирование предупреждений (warnings) синтезатора. Сообщения о “tristate buffers” или “inferred latches” часто указывают на серьезные проблемы в коде, которые могут привести к непредсказуемому поведению схемы. В нашей компании мы настроили строгие правила линтинга (linting rules), которые запрещают сборку дизайна при наличии критических предупреждений.
После синтеза проводится предварительный статический временной анализ (Pre-layout STA). Если дизайн не удовлетворяет временным требованиям на этом этапе, нет смысла переходить к размещению и трассировке. Необходимо вернуться к RTL или изменить ограничения.
Совет: Используйте multi-corner multi-mode (MCMM) анализ уже на этапе синтеза. Это означает проверку дизайна при разных напряжениях и температурах (best-case, worst-case). Это выявляет проблемы, которые могут возникнуть только в экстремальных условиях эксплуатации.
Физическое проектирование (Physical Design, PD) превращает логический netlist в геометрическое представление, которое можно изготовить на фабрике. Этот этап включает размещение логических элементов (Placement) и соединение их металлическими дорожками (Routing). Результатом является файл GDSII, который отправляется в foundry.
Этап PD крайне сложен из-за огромного количества переменных. Инструменты (такие как Innovus или ICC2) используют сложные алгоритмы для решения задач размещения и трассировки, но они требуют тщательной настройки инженера.
Особое внимание уделяется целостности сигнала (Signal Integrity). На современных узлах (менее 28 нм) перекрестные помехи (crosstalk) между соседними проводами могут вызывать сбои. Инструменты PD должны учитывать эти эффекты и при необходимости добавлять экранирующие провода (shielding) или увеличивать расстояния.
Мы также проводим анализ IR-drop (падение напряжения в сети питания). Если падение напряжения слишком велико, транзисторы будут переключаться медленнее, что может привести к нарушению таймингов. В одном из проектов для IoT-устройства мы обнаружили критический IR-drop в углу кристалла из-за недостаточного количества контактов питания. Проблема была решена добавлением дополнительных переходных отверстий (via) и усилением шин питания на этапе floorplanning.
Источник: SEMI Standards регламентируют форматы файлов и требования к качеству данных для обмена между дизайн-центрами и фабриками.
Действие: После завершения routing обязательно запустите полную проверку DRC (Design Rule Check) и LVS (Layout Versus Schematic). Никаких нарушений быть не должно. Даже одна ошибка DRC может привести к тому, что фабрика забракует всю партию пластин.
После того как физический дизайн завершен, необходимо убедиться, что он все еще соответствует функциональным и временным требованиям. Размещение и трассировка добавляют паразитные емкости и сопротивления, которые изменяют задержки сигналов. Поэтому требуется финальная верификация.
Финальный STA выполняется с извлеченными паразитными параметрами (RC extraction). Инженеры проверяют дизайн на соблюдение setup и hold time для всех путей. Setup violation означает, что сигнал не успевает добраться до триггера за один такт. Hold violation означает, что сигнал меняется слишком быстро и нарушает стабильность данных. Hold violations особенно опасны, так как они не зависят от частоты и могут сделать чип полностью неработоспособным.
Подготовка данных для foundry (Tape-out) включает генерацию файлов GDSII, создание масок и подготовку документации. Это точка невозврата. После отправки данных в фабрику любые изменения невозможны или стоят чрезвычайно дорого (re-spin).
В нашей компании мы проводим финальное ревью “Tape-out Readiness Review” с участием всех ведущих инженеров. Мы проверяем все отчеты, анализируем метрики качества и подписываем разрешение на запуск. Этот ритуал помогает мобилизовать команду и еще раз проверить самые рискованные места.
Важно: Убедитесь, что вы используете сертифицированную версию библиотеки PDK (Process Design Kit) от вашей foundry. Использование неверной версии PDK — самая распространенная причина катастрофических ошибок.
При решении задачи построить микросхему: этапы проектирования могут различаться в зависимости от выбранного подхода. Ниже приведено сравнение двух основных методологий.
| Параметр | Full-Custom Design | Semi-Custom (Standard Cell ASIC) |
|---|---|---|
| Описание | Ручное проектирование каждого транзистора и соединения. | Использование готовых библиотек стандартных ячеек и автоматизированных инструментов. |
| Время разработки | Очень долго (12-24 месяца и более). | Относительно быстро (6-12 месяцев). |
| Стоимость NRE | Чрезвычайно высокая из-за трудозатрат инженеров. | Высокая, но ниже, чем у Full-Custom. |
| Производительность | Максимально возможная для данного техпроцесса. | Хорошая, но с накладными расходами на стандартизацию. |
| Плотность упаковки | Оптимальная, минимальная площадь. | Ниже из-за наличия пустого пространства в ячейках. |
| Применение | Высокочастотные аналоговые цепи, память, RF-блоки. | Цифровая логика, процессоры, контроллеры, SoC. |
Для большинства цифровых приложений мы рекомендуем подход Semi-Custom, так как он обеспечивает лучший баланс между временем выхода на рынок и производительностью. Full-Custom оправдан только для аналоговых блоков или критичных по скорости интерфейсов.
Для сложного SoC на современном техпроцессе (например, 7 нм или 5 нм) полный цикл от спецификации до Tape-out обычно занимает от 9 до 18 месяцев. Добавьте еще 2-3 месяца на производство и тестирование первых образцов. Простые микроконтроллеры на зрелых процессах (например, 180 нм) могут быть разработаны за 4-6 месяцев.
Стоимость складывается из затрат на лицензии EDA-инструментов, зарплаты инженеров и стоимости масок (NRE). Для техпроцесса 28 нм стоимость масок может составлять от $500,000 до $1,000,000. Для 7 нм эта сумма превышает $3,000,000. Поэтому ASIC имеет смысл только при больших объемах производства (сотни тысяч или миллионы штук), чтобы амортизировать эти затраты.
PDK (Process Design Kit) — это набор файлов, предоставляемый фабрикой (foundry), который содержит модели транзисторов, правила проектирования (DRC), символы ячеек и информацию о слоях. Без точного PDK невозможно спроектировать чип, который будет работать на конкретной фабрике. PDK связывает абстрактный дизайн с физическими возможностями производства.
Нет, исправить физическую ошибку в готовом кремнии невозможно. Однако, если ошибка обнаружена на этапе прототипирования, можно выпустить новую ревизию чипа (re-spin). В некоторых случаях, если ошибка не критична, её можно обойти программно или с помощью внешних компонентов (metal fix или ECO — Engineering Change Order), если такая возможность была заложена в дизайне.
Процесс, позволяющий построить микросхему: этапы проектирования которого мы рассмотрели, требует глубокой экспертизы, мощных инструментов и тесного сотрудничества с производственными партнерами. От точности спецификации до качества физического размещения — каждый шаг влияет на конечный результат. Ошибки на ранних этапах многократно усиливаются к концу проекта, поэтому дисциплина и верификация являются ключами к успеху.
Однако создание чипа — это лишь половина дела. Успех продукта зависит не только от качества кремния, но и от надежности его интеграции в конечные устройства, особенно в таких требовательных отраслях, как автомобилестроение и промышленная электроника. Здесь на помощь приходят решения для интеллектуального производства и контроля качества.
Компания ООО «Шанхай Цзыи Контрольно-измерительные технологии», расположенная в инновационном коридоре G60 города Шанхай, является признанным экспертом в области оборудования для сборки и тестирования электромеханических систем. С момента основания в 2012 году компания объединила под одной крышей НИОКР, производство и сервис, став надежным партнером для более чем 100 клиентов, включая лидеров полупроводниковой и автомобильной промышленности.
Наш опыт показывает, что тщательная верификация на этапе проектирования микросхемы должна дополняться строгой функциональной проверкой готовых узлов. Мы разрабатываем и производим специализированные испытательные стенды для оценки характеристик рулевых электроприводов (R-EPS), измерения зубцового момента и момента трения электродвигателей, а также автоматические сборочные линии. Наши решения, такие как модели H08041T и H08082H, обеспечивают высокоточный контроль параметров в условиях серийного производства, что критически важно для автомобилей нового поколения и систем на базе сложных ASIC.
Благодаря высокому уровню вертикальной интеграции и команде, где 60% сотрудников заняты в НИОКР, мы гарантируем соответствие продукции самым строгим стандартам, включая ISO 9001 и IATF 16949. Наша сервисная политика «4S» (продукт + решение + шефмонтаж + обучение + поддержка 24/7) обеспечивает бесперебойную работу оборудования на заводах наших клиентов по всему миру.
Если вы планируете разработку новой микросхемы или модернизацию существующего продукта, не оставляйте ключевые решения на волю случая. Профессиональная оценка архитектуры и плана верификации может сэкономить вам значительные средства, а правильное оснащение производственной линии гарантирует качество конечного изделия.
Свяжитесь с нами сегодня для обсуждения вашего проекта, получения консультации по оптимизации цикла проектирования или подбора оборудования для тестирования ваших электронных компонентов.
Читайте также: методология верификации UVM для сложных SoC и выбор технологического узла для промышленных ASIC.
